ＳＲＡＭ加固外圍電路設計研究

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1新型DDICE單元設計

1．1讀寫線路分離改進

針對經典DICE結構讀數(shù)據(jù)出現(xiàn)的問題，本文提出了分離讀寫線的結構。本結構中，WL只控制寫時序，此外增加了四個讀管N8、N9、N10、N11，并通過RL控制讀時序．存儲節(jié)點X1、X2分別與N9、N10的柵極相連，因而讀數(shù)據(jù)時，不存在與外界的通路，減少了存儲節(jié)點電荷的泄放，避免了外界的干擾［8］．這樣一方面可以降低功耗，另一方面可以防止在讀數(shù)據(jù)期間存儲值受到破壞，使數(shù)據(jù)更加穩(wěn)定．

1．2加延時的新型DDICE結構

寫數(shù)據(jù)時，WL拉高，相互間隔的存儲節(jié)點依然連通，容易受到離子轟擊發(fā)生翻轉．經過分析，增加一條延時位線BD，同時去掉兩個寫管N5、N7，保留兩個相間隔的寫管N4、N6，并且將N4、N6的源極分離開來，分別連至位線B和延時位線BD．如圖3所示．由于DICE的特殊結構，同時改變兩個相互間隔的存儲節(jié)點的存儲值，就可以改寫DICE單元的存儲值．本設計去掉了兩個寫管，只通過兩個寫管N4、N6向兩個相間隔的節(jié)點X0、X2寫入數(shù)據(jù)來完新型DDICE結構成寫任務；DICE的另一個特性是：同一時刻，只改變四個存儲節(jié)點的一個節(jié)點值，不會改變整個DICE單元的存儲值，這也是其抗單粒子翻轉的本質和恢復機制所在．單粒子轟擊產生的SET翻轉脈沖一般小于1ns，為了將外界的翻轉脈沖濾除，將位線信號做1ns延時，輸出到延時位線DB，延時位線BD通過寫管N6連接至節(jié)點X2，位線經過寫管N4連接至節(jié)點X0．這樣在寫數(shù)據(jù)時翻轉脈沖不會同時到達節(jié)點X0和X2，進而不會使整個存儲單元的存儲值發(fā)生改變．當向DICE單元中寫入0時，WL信號為高，存儲節(jié)點X0、X1、X2、X3的值分別是0101，在寫數(shù)據(jù)期間如果遇到位線受單粒子干擾產生干擾脈沖ΔL，則延時1ns后BD也會出現(xiàn)一個ΔL的脈沖．B上的高脈沖到來時，BD上的脈沖還未到來，考慮最壞情況，X0節(jié)點的值改變?yōu)?，則N3管導通，進而X3節(jié)點變0；但是受X0節(jié)點控制的P1管和受X3節(jié)點控制的N2管截止，X1、X2節(jié)點的存儲值被鎖住，保持了原來的10值；干擾脈沖過后，受X1、X2的反饋，N0、P3保持導通，將X0節(jié)點拉低，X3節(jié)點拉高，恢復為0101；同理BD的脈沖到來時，B上的翻轉脈沖已將恢復，X1、X2節(jié)點值發(fā)生翻轉，X0、X3值保持，通過反饋X1、X2恢復原來的值．由于脈沖寬度小于延時寬度，來自位線的干擾脈沖就不會同時到達節(jié)點X0、X2，即干擾脈沖不會使DDICE單元翻轉．

1．3譯碼電路的加固

地址譯碼電路是SRAM不可缺少的組成部分，其主要由一些組合邏輯構成，因此容易受到高能粒子的轟擊而產生單粒子瞬態(tài)效應SET．在讀寫數(shù)據(jù)時，如果地址位在譯碼電路中產生翻轉脈沖，則有可能讀出錯誤地址的數(shù)據(jù)，或將數(shù)據(jù)寫入錯誤存儲單元，從而對數(shù)據(jù)造成嚴重的破壞．本文加入了對譯碼電路的加固，即向譯碼電路的輸出端加入濾波單元濾波電路是有一個延時單元和一個muller門以及一個反相器組成．muller門的特性是只要X1、X2不同時為高或者低電平，輸出端就保持原值不變．

2加固設計仿真

本文采用Cadence的Spectre仿真軟件對新設計的DDICE單元及外圍電路進行了抗單粒子仿真．在半導體集成電路中，受到單粒子轟擊會產生大量的電荷，在電場的作用下形成脈沖電流，通常在仿真中采用向敏感節(jié)點注入一定寬度的脈沖電流的方法來模擬單粒子轟擊．

2．1讀數(shù)據(jù)仿真

DICE單元的存儲值為“1”，即各節(jié)點值為“1010”．在讀數(shù)據(jù)期間的34ns時刻注入脈沖，使反位線的電位發(fā)生翻轉［14］．而讀寫線路分開的DDICE單元，讀數(shù)據(jù)時反位線與存儲單元隔離，所以在34ns時，反位線上的錯誤值并沒有引起存儲單元的翻轉．為了精確評估DDICE存儲單元的抗SET能力，對讀數(shù)據(jù)期間的抗SET翻轉脈沖效果做了仿真統(tǒng)計，SET脈沖寬度以步進0．1ns從0．1ns到1．5ns分別對DICE和DDICE做了測試。

2．2寫數(shù)據(jù)仿真

設置在5ns時開始向被測存儲單元寫入數(shù)據(jù)“0”，寫周期為5ns．正常情況下寫周期結束后，DICE存儲節(jié)點值應該是“0101”．在寫周期結束的前受到單粒子轟擊，使寫數(shù)據(jù)總線產生1ns的翻轉脈沖［15］．為傳統(tǒng)DICE受到單粒子轟擊時的仿真圖．由于位線B和反位線BL同時發(fā)生翻轉，四個DICE存儲節(jié)點同時暴露在翻轉的位線與反位線面前與之導通，因而發(fā)生了翻轉。

2．3仿真統(tǒng)計

基于SMIC0．13μm工藝，用Cadance編輯器對新型DDICE單元進行了實現(xiàn)，版圖截圖如圖10所示．在Spetrc中搭建仿真環(huán)境，對它們讀寫數(shù)據(jù)功耗以及面積做了對比與經典的DICE單元相比，新型DDICE單元在寫數(shù)據(jù)時功耗增加了13．8％，同時面積也增加了12％，這是因為新結構讀寫線路分開，增加了兩個管子造成的．但是在讀數(shù)據(jù)時，新結構存儲節(jié)點與大電容的位線分離，使得讀平均功耗下降了14．9％．雖然讀平均功耗和面積有所增加，但讀寫時抗SET的能力分別提高了450％和300％，有效地保證了存儲單元動態(tài)數(shù)據(jù)穩(wěn)定性，達到了設計目的．

3結束語

新型DDICE存儲單元在全操作狀態(tài)下具有抗單粒子翻轉能力，它采用字線分離技術和位線延時技術，在讀寫狀態(tài)下對存儲單元進行了加固．同時對組合電路譯碼單元也進行了濾波加固處理，使SRAM在抗單粒子輻射方面更加全面．通過仿真結果可知，經過改進的DDICE單元具有抗小于1ns翻轉脈沖的能力，實現(xiàn)了全周期下的數(shù)據(jù)安全存儲與讀寫，很適合應用于設計高可靠性抗輻照的SRAM．

作者：周恒 李磊 單位：電子科技大學